在线客服
企业微信
关键词：混合集成电路；模数转换器；流水线；高精度；低功耗
电子系统设计正在进入片上系统(SOC)阶段，即在单个硅片上集成各种电路功能模块，包括数字和模拟的模块，以实现完整的系统功能。模数转换器(ADC)作为数字电路和模拟电路之间的接口，是SOC设计中非常重要的单元电路。随着应用范围的拓展和对系统性能指标要求的不断提高，SOC设计对高精度高速且低功耗的ADC电路的需求日益迫切。在各种结构的ADC电路中，流水线结构ADC由于其串行子区转换、并行工作的结构特点，既能像全并行结构ADC一样能实现很高的转换速度，又能像子区结构ADC那样以较少的电路元件实现较高的分辨率。显然，对于高精度高速且低功耗的ADC电路来说，流水线结构ADC是合适的选择。
以低功耗高精度模数转换为研究目标，本文设计了一种低功耗13 b 107样品／s CMOS流水线ADC。为了达到13b的精度，在流水线结构中采用了无源电容误差平均技术；为了尽可能地降低电路功耗，在设计中综合采用了运算放大器(以下简称为运放)共享、输入采样保持放大器消去、按比例缩小和动态比较器等低功耗设计技术。
1 总体结构
考虑到要采用无源电容误差平均技术来达到13b的精度，ADC电路采用了每级1．5 b的流水线转换结构。
如图1所示，ADC电路主要由前端转换电路、转换单元、后端8b ADC、时钟电路、时序同步电路和输出数字校正电路等电路模块构成。其中，前端转换电路由一个1.5 b ADC和1.5b D／A控制逻辑电路构成，用于对输入信号进行1．5 b A／D转换，并根
据转换的结果合成开关控制信号xyx，提供给下一级转换电路以实现其中的1．5 b D／A功能；转换单元由两个相邻的电容误差平均转换级组合而成，并且这两个转换级共用一个运放；后端8 b ADC也采用了运放共享的每级1．5 b的流水线结构，其电路
由7个1．5b转换级和末端的1个比较器串联而成，用于实现13b A／D转换中的低8b A／D转换功能;时钟电路主要由模四计数器、四相不交叠发生电路、两相不交叠发生电路等子电路构成，为ADC电路中的其他电路模块提供控制时钟，包括为电容平均和运放共享转换单元提供四相不交叠时钟，和为后端8 b ADC提供两相不交叠时钟；时序同步电路由25个长度不等的移位寄存器构成，使得各级电路转换输出在时序上同步；输出数字校正电路由一个13b的串行数字加法器构成，其作用是对时序同步后的各转换级的转换结果进行错位相加，以去除25 b数字输出中的冗余分辨率信息，并消除比较器失调和级间失调等原因引起的非线性误差，最终输出标准的13b二进制转换结果。
在以上描述的各电路模块中，由前端转换电路、两个转换单元、后端8b ADC所组成的流水线A／D转换链，集中了ADC电路中的所有模拟电路，是整个ADC的核心部分，其对输入信号的处理精度和速度决定了ADC的精度和速度指标，并且其功耗在ADC总功耗中占主要部分。结合图1，为了达到13b的转换精度，并且尽可能地降低功耗，流水线A／D转换链在电路设计上有以下特点。
1)对于对精度影响较大的前四级转换级，采用四相工作的电容误差平均转换级，以校准级电路中工作电容的匹配误差，而对于对精度影响较小的后八级转换级，则采用传统的两相工作的转换级，以放宽级电路的建立时间要求，降低其功耗。在这里，前四级电容误差平均转换级包含在两个转换单元中，后八级传统流水线转换级构成了后端8b ADC单元。
2)利用每级1．5b流水线结构对比较器失调不敏感的特点，将传统流水线A／D转换链中的输入采样保持放大器(SHA)消去，由于输入SHA在流水线A／D转换链中处于第一级的位置，其噪声和建立精度要求都最为苛刻，其功耗也最大，因此消去输入SHA可有效地降低功耗。
3)根据流水线结构ADC中相邻运放交替工作的特点，引入运放共享技术，使得每两个相邻转换级共用一个运放，从而将流水线A／D转换链中的运放数目减少至原来的一半，大大地降低了总的功耗。
4)基于流水线结构ADC中后端转换级的误差可被其前面各转换级增益衰减的原理，采用按比例缩小技术，对流水线级电路的功耗进行逐级优化。
5)考虑到每级1．5b流水线结构对比较器失调不敏感的特点，采用无静态功耗的动态比较器，进一步优化了功耗。
2 电路设计
如图l所示，转换单元用在流水线A／D转换链对输入信号进行处理的第一级和第二级的位置上，其功耗和对信号处理的精度对ADC的总体性能影响最大。在电路设计上，每个转换单元由两个共享运放的电容误差平均转换级构成，其中电容误差平均减小了电容失配误差，运放共享则降低了电路功耗。
图2给出了转换单元的电路原理图，为简单起见，尽管实际设计为全差分电路，这里只给出了单端电路。在图2所示的电原理图中，运放、电容C1和C2，以及与C1和C2相连的开关构成了第1个电容误差平均转换级的MDAC模块；运放、电容C3和C4、以及与C3和C4相连的开关构成了第2个电容误差平均转换级的MDAC模块；比较器CMP1、CMP2和后接的逻辑电路构成了1．5b A／D和D／A逻辑模块，与运放一样，它们也是为两个电容误差平均转换级所共享。
