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赛灵思UltraScale架构：行业第一个ASIC级可编程架构，可从20nm平面晶体管结构 （planar）工艺向16nm乃至FinFET晶体管技术扩展，从单芯片（monolithic）到3D IC扩展。它不仅能解决整体系统吞吐量扩展限制的问题和时延问题，而且直接应对先进节点芯片性能方面的最大瓶颈问题——互连。
赛灵思公司可编程平台产品部高级副总裁Victor Peng指出：“我们制定了业界最积极的20nm投片计划，我相信，和最接近的竞争产品相比，赛灵思在在高端器件上远远领先至少一年的时间，而在中端器件上则领先至少半年左右。当你结合采用台积(TSMC)技术和我们的UltraScale架构，并通过我们的Vivado? 设计套件进行协同优化，我们相信将比竞争对手提前一年实现1.5至2倍的系统级性能和可编程系统集成 ——相当于领先竞争产品整整一代。”
赛灵思同台积合作，就像28HPL（高性能低功耗）开发过程一样，把高端FPGA的要求注入20SoC开发工艺之中。赛灵思和台积公司在28nm工艺节点上的通力协作，让赛灵思成为行业第一个28nm All Programmable FPGA、SoC和3D IC器件的推出者，把赛灵思推上了性价比和功耗、可编程系统集成以及降低材料清单（BOM）成本方面领先一代的地位。现在，赛灵思已经将这种行之有效的行业领先合作模式从28nm扩展到20nm，推出了行业首个ASIC级可编程架构 — UltraScale。
最新开发的UltraScale架构包括20nm平面晶体管结构 （planar）工艺和16nm乃至FinFET晶体管技术扩展，包括单芯片（monolithic）和3D IC。它不仅能解决整体系统吞吐量扩展限制的问题和时延问题，还能直接应对先进节点芯片性能方面的最大瓶颈问题 — 互连。
现在，人们需要采用一种创新型的架构来管理每秒数百Gbps信息流的系统性能，以及在全线速下进行智能处理的能力，并可扩展至Tb级流量和每秒10亿次浮点运算（teraflop）级的计算能力。单凭提升每个晶体管或系统模块的性能，或者增加系统模块数量，都不足以实现上述目标，因此必须从根本上提高通信、时钟、关键路径以及互连技术，以实现行业新一代高性能应用（如下图所示），满足海量数据流和智能数据包、DSP或图像处理等要求。
UltraScale架构通过在全面可编程的架构中采用尖端ASIC技术，可解决如下挑战：
针对海量数据流而优化的宽总线支持多兆位(multi-terabit)吞吐量 多区域类似ASIC的时钟、电源管理和下一代安全性 高度优化的关键路径和内置的高速存储器串联，打破DSP和包处理的瓶颈 第二代3D IC系统集成芯片间带宽的步进功能 高I/O和存储器带宽，提供动态时延缩短和3D IC宽存储器优化接口 Vivado工具消除布线拥堵和协同优化，器件利用率超过90%，且不会影响性能 首批UltraScale器件不仅将进一步扩展赛灵思目前市场领先的28nm Virtex?和Kintex? FPGA以及3D IC产品系列，而且还将成为未来Zynq? UltraScale All Programmable SoC的基础。此外，UltraScale器件还将通过新的高性能架构需求实现下一代更智能系统，其中包括：
提供智能包处理和流量管理功能的400G OTN 支持智能波束形成的4X4混合模式LTE和WCDMA Radio 支持智能图形增强和识别的4K2K和8K显示器 面向智能监视与侦察（ISR）的最高性能系统 面向数据中心的高性能计算应用 赛灵思公司CEO Moshe Gavrielov表示：“随着赛灵思行业首款20nm产品的投片、首个ASIC级UltraScale架构、第一个SoC增强型 Vivado设计套件， 以及支持Smarter 系统设计的不断扩展的IP、C和ARM?处理器解决方案的发布，赛灵思再一次扩大了PLD产业的价值和市场覆盖面。同时，我们也提前竞争产品一年为客户带来了领先一代的价值优势。”
供货情况
支持UltraScale架构FPGA的Vivado设计套件早期试用版现已开始供货。首批UltraScale器件将于2013年第四季度开始发货。
